Conception matérielle et mise en œuvre du bon levier de vitesse
L'implémentation Verilog HDL comprend deux versions : une version de base 8 bits et une version améliorée 32 bits.
La version de base utilise une instruction case pour implémenter la sélection du mode de décalage fixe.
La version améliorée ajoute un port de contrôle de décalage dynamique et gère les décalages arithmétiques vers la droite via un circuit de génération de bits de signe.
La conception logique combinatoire élimine le besoin de registres à décalage, reconfigurant directement la configuration binaire via un sélecteur de données.
La vérification au niveau de la carte-utilise l'environnement de développement Quartus II, avec des formes d'onde fonctionnelles testées sur une carte de développement Altera DE2.
Éléments d'intégration du système
La conception de la machine modèle nécessite une extension du jeu d’instructions pour prendre en charge les opérations de changement de vitesse. Les codages d'instructions typiques incluent un champ de sélection de mode sur 4 bits. Les principaux problèmes à résoudre lors de l'intégration du système comprennent :
Alignement temporel des signaux de commande avec les cycles de fonctionnement ALU
Mécanisme de résolution de conflits pour les indicateurs du registre d'état
Conception de contournement de données dans le pipeline d'instructions. Dans l'architecture du système informatique, ce composant apparaît comme une fonctionnalité matérielle transparente pour le programmeur, les détails de mise en œuvre étant gérés au niveau de la microarchitecture.
